技术对决 NOR闪存Vs NAND闪存

芯片逻辑架构上的差异

本文是《让我们谈谈NVRAM》专题的一部分

NOR与NAND闪存之间在市场上的较量一直没有停止过，但是由于两者的个性都比较明显，所以在所针对的应用领域方面倒并没有太多的冲突。不过，这种“平稳”的局面近年来有所打破，而对于某一领域的开发商仍然要关注两者的不同以做出正确的选择。

NOR与NAND的“个性”化特征始于两者的内在设计的区别。从架构上看，NOR闪存的设计明显与传统的DRAM相似，地址线与数据线是独立的。而NAND则是共用的，这也是其与NOR型闪存的最大不同之处。

NOR闪存的架构图，地址线与数据线是独立的（点击放大）

NAND闪存的架构图，数据与地址线共用是其一大特点（点击放大）

而从存储阵列的设计上，我们更能发现巨大的差异。NOR闪存的阵列很像传统的DRAM，大多也划分了逻辑Bank（有的厂商称之为分区——Partition），但与DRAM不同的是，逻辑Bank的大小根据设计有时会不相同。至于NAND的阵列设计，则完全是另一回事。

NOR闪存阵列大多划分了逻辑Bank，与DRAM架构很相似（点击放大）

NAND闪存的阵列模型，与传统的DRAM截然不同，图为8bit位宽128Mbit芯片（点击放大）

看到NAND的设计是不是很奇怪？NAND引入了存储页面（Page）的概念，而每一页面的真实数据容量都是512字节的倍数。目前2Gbit以下容量的NAND闪存大多是512字节的页面容量（老的产品是256字节），2Gbit或以上容量的NAND闪存则将页容量扩大到2048字节（2KB，部分1Gbit产品也采用了2KB的页容量）。不过，事实上，每个页面还包括了相应的ECC校验数据。512字节时需要16个字节校验码（页面总容量528字节），2048时则需要64字节的校验数据（总页面容量为2112字节）。之所以这样（真实数据容量是512字节的倍数），是因为NAND的设计在很大程度上受到了硬盘的影响。因为在设计之初，东芝就是为了让NAND闪存能在某些场合取代硬盘作为存储设备，从而对硬盘的扇区设计进行了兼容。我们知道，硬盘的扇区容量就是512字节，而且硬盘上每个扇区也都有自己额外的校验数据区，这些都被NAND所借鉴了。

存取设计的异同

NAND闪存的存储单元可以分为页和块（Block），每个块包含32个页面（2KB页容量时，就是64个页面），存储阵列包含多少个块则视容量而定，比如128Mbit时就是1024个块，4Gbit时就是4096个块（此时的页容量为2KB）。

由于在架构上与DRAM很相似，NOR的寻址与传统DRAM也很像，分为逻辑Bank地址（如果是单Bank架构就没有）、行地址和列地址，一个时钟周期内全部搞定。而NAND则与Rambus DRAM的寻址方式相似，在寻址时NAND通过8条数据I/O接口传输地址信息包，即使是16bit的芯片也是只使用8位用于地址信息的传输，视芯片容量要占用3至4个时钟周期。

虽然在DRAM方面也有页面一说（等同于行），但它从来没有像NAND这样将其定义为一个基本的存储单元，因此在寻址时页面也就变成了一个重要的地址信息。NAND的地址信息包括列地址（页面中的起始操作地址）、块地址和相应的页面地址，由于芯片内的总页面数为“每块的页面数X块数”（如有1024个块，每块32个页面，就意味着共有32768个页面），所以在某些文档中，页面也被称为“行”，这样寻址的信息也就可以减化为行与列地址。

NAND闪存采用地址包的方式进行寻址，本例为128Mbit芯片，这里可以将第二和第三周期所传输的信息理解为行地址

我们都知道，DRAM的容量扩大后，地址线也会相应增加，NOR闪存也是如此，但是当页面容量扩大和总容量扩大后，由于列与块的增多，NAND的寻址信息也相应增加，从而要占用更多的寻址周期，这也是NAND闪存的一大特点——容量越大，寻址周期越长。

4Gbit NAND闪存芯片的寻址信息（页面容量2KB），需用5个周期传输（点击放大）